أخبار

يجب أن يعرف القراء المطلعون على TSMC أن شركة المسبك العملاقة قد جمعت منتجات التعبئة والتغليف 2.5D و 3D تحت علامة تجارية واحدة - "3D Fabric".كما يتوقعون ، سيتبع العملاء في المستقبل كلا الخيارين لتوفير تكامل كثيف وغير متجانس للوظائف على مستوى النظام - على سبيل المثال ، التجميع الرأسي ثلاثي الأبعاد "للواجهة الأمامية" جنبًا إلى جنب مع تكامل 2.5D "الخلفي".

من الناحية الفنية ، فإن تكامل 2.5D لـ SoC مع مكدس HBM للذاكرة ذات النطاق الترددي العالي "ثلاثي الأبعاد" هو بالفعل منتج مشترك.كما هو موضح أعلاه ، تتصور TSMC مجموعة أكثر ثراءً من الهياكل في المستقبل ، تجمع بين 3D SoIC و 2.5D CoWoS / InFO كجزء من تصميم نظام غير متجانس معقد للغاية.
كما هو الحال مع عروض تقنية العملية في ورشة العمل ، فإن تحديث تقنية التغليف بسيط للغاية - فهو يوضح نجاح خارطة الطريق ويحتاج فقط إلى الاستمرار في التنفيذ ، وهناك العديد من المجالات المحددة التي تمثل اتجاهات جديدة سنسلط الضوء عليها أدناه.
وتجدر الإشارة بشكل خاص إلى استثمار TSMC في منشأة تكامل أنظمة متطورة ستدعم منتجات 3D Fabric ، مما يوفر إمكانات تصنيع تجميع واختبار كاملة.وفقًا لـ TSMC ، من المتوقع أن يبدأ الإنتاج في النصف الثاني من هذا العام ، أول مصنع تغليف متطور آلي بالكامل ثلاثي الأبعاد للأقمشة في العالم في Zhunan.
لماذا التركيز على التغليف المتقدم
وفقًا لفهم الجميع المتسق ، فإن TSMC تعمل بالفعل في أعمال السباكة.لكن مع دخول القرن الجديد ، سواء كانت TSMC أو Samsung أو حتى Intel ، تتخذ جميعها التغليف المتقدم كمحور رئيسي لعمل الشركة.في النتائج.
وفقًا لما أوردته semwiki ، لم يعد قانون Moore فعالًا من حيث التكلفة للعديد من التطبيقات الأخرى ، خاصةً لدمج الوظائف غير المتجانسة ، مثل الوحدات النمطية متعددة الشرائح (MCM) والنظام في Package SiP ، وما إلى ذلك ، ظهرت تقنية "Moore than Moore" على أنها بديل لدمج الكثير من المنطق والذاكرة ، التناظرية ، MEMS ، إلخ في حل (نظام فرعي).ومع ذلك ، لا تزال هذه الأساليب خاصة بالعميل وتستغرق قدرًا كبيرًا من وقت التطوير والتكلفة.
بالنظر إلى تاريخ تطوير الرقائق ، في الواقع ، فإن مفهوم التغليف المتقدم موجود منذ عقود.يعد التنازل عن طريق تجميع شرائح مختلفة ومتقدمة في حزمة إحدى الطرق لتطوير تصميم الرقائق.اليوم ، يشار إلى هذا المفهوم أحيانًا على أنه تكامل غير متجانس.ومع ذلك ، نظرًا لأسباب تتعلق بالتكلفة ، يتم استخدام التغليف المتقدم بشكل أساسي في التطبيقات المتطورة والمخصصة.
لكن هذا قد يتغير قريبا.نظرًا لأن تحجيم IC هو الطريقة التقليدية لتطوير التصميمات ، فإنه يقلص وظائف الرقاقة المختلفة في كل عقدة ويجمعها في شريحة متجانسة.ومع ذلك ، فقد أصبح تحجيم IC مكلفًا للغاية بالنسبة للكثيرين ، وتتضاءل الفوائد لكل عقدة.
بينما يظل القياس خيارًا للتصميمات الجديدة ، تبحث الصناعة عن بدائل ، بما في ذلك التغليف المتقدم.ما تغير هو أن الصناعة تقوم بتطوير أنواع تغليف متقدمة جديدة أو توسيع التقنيات الحالية.
الدافع وراء التعبئة والتغليف المتقدمة لا يزال كما هو.بدلاً من حشر جميع وظائف الرقاقة في نفس الشريحة ، قم بتقسيمها ودمجها في حزمة واحدة.يقال أن هذا يقلل التكاليف ويوفر عوائد أفضل.الهدف الآخر هو إبقاء الرقائق قريبة من بعضها البعض.تعمل العديد من الحزم المتقدمة على تقريب الذاكرة من المعالج ، مما يتيح وصولاً أسرع إلى البيانات مع زمن انتقال أقل.
يبدو الأمر بسيطًا ، ولكن إليك بعض التحديات.أيضًا ، لا يوجد نوع حزمة واحد يلبي جميع الاحتياجات.في الواقع ، يواجه عملاء الرقائق مجموعة متنوعة من الخيارات.من بينها: Fan-Out (قالب متكامل ومكونات في عبوة على مستوى الرقاقة) ، 2.5D / 3D (يتم وضع الرقائق جنبًا إلى جنب أو فوق بعضها البعض في عبوة) و 3D-IC: (تكديس الذاكرة في الأعلى من الذاكرة ، التراص على المنطق أو منطق التكديس المنطقي) يصبح ثلاثة خيارات شائعة.
بالإضافة إلى ذلك ، تتبع الصناعة أيضًا مفهومًا يسمى Chiplets ، والذي يدعم تقنية 2.5D / 3D.الفكرة هي أن لديك خيارًا من الرقائق المعيارية أو الألواح الخشبية في المكتبة.ثم يتم دمجها في حزمة وتوصيلها باستخدام مخطط ربط يموت يموت.
على جانب TSMC ، من أجل تلبية طلب السوق على حلول تغليف IC جديدة متعددة الرقائق ، يعملون أيضًا مع شركائهم في OIP لتطوير تقنيات تغليف IC متقدمة لتوفير حلول اقتصادية للتكامل خارج قانون مور.
في عام 2012 ، قدمت TSMC ، جنبًا إلى جنب مع Xilinx ، أكبر FPGA في ذلك الوقت ، وتتألف من أربع رقائق FPGA متطابقة 28 نانومتر مثبتة جنبًا إلى جنب على فاصل سيليكون.لقد طوروا أيضًا من خلال فتحات السيليكون (TSVs) ، والميكروبات ، وطبقات إعادة التوزيع (RDLs) لربط كتل البناء هذه.بناءً على بنائها ، قامت TSMC بتسمية حل التغليف الدائري المتكامل CoWoS (رقاقة على رقاقة على الركيزة).أصبحت تقنية التعبئة والتغليف القائمة على الكتلة والممكّنة من EDA هي المعيار الصناعي الفعلي للتصميمات عالية الأداء والطاقة العالية.
أعلنت شركة TSMC عن تقنية InFO (تقنية FanOut المتكاملة) في عام 2017. وهي تستخدم فيلم البولي أميد ليحل محل عامل التداخل السيليكوني في CoWoS ، وبالتالي تقليل تكلفة الوحدة وارتفاع الحزمة ، وكلاهما معياران مهمان لنجاح تطبيقات الهاتف المحمول.قامت TSMC بشحن العديد من تصميمات InFO للهواتف الذكية.
أدخلت TSMC تقنية النظام على شريحة (SoIC) في عام 2019. مع معدات الواجهة الأمامية (fab) ، يمكن محاذاة TSMC بدقة شديدة ثم تصميمات رابطة الضغط باستخدام العديد من الوسادات النحاسية الضيقة لتقليل عامل الشكل والتوصيل البيني السعة والقوة.
تطورت هاتان التقنيتان تدريجياً إلى نسيج ثلاثي الأبعاد اليوم.
آخر التحديثات لعام 2022
كما هو موضح أعلاه ، وفقًا لخطة TSMC ، فإن تقنيات التعبئة والتغليف لديها الآن 2.5D و 3D.دعونا نلقي نظرة على 2.5D الخاصة بهم.وفقًا للتقارير ، لدى TSMC الآن نوعان من تقنيات التعبئة والتغليف 2.5D - "رقاقة على رقاقة على الركيزة" (CoWoS: رقاقة على رقاقة على الركيزة) و "مروحة متكاملة" (InFO: توزيع متكامل) .(لاحظ أنه في الصورة أعلاه ، يتم تمثيل بعض منتجات InFO على أنها "ثنائية الأبعاد" بواسطة TSMC.)
تتمثل الخطوة الرئيسية لكلتا التقنيتين في التوسع المستمر في الحد الأقصى لحجم الحزمة من أجل دمج المزيد من القوالب (وأكوام HBM).على سبيل المثال ، يتطلب تصنيع طبقة الاتصال البيني على فاصل السيليكون (CoWoS-S) "خياطة" عدة تعريضات حجرية - والهدف هو زيادة حجم الفاصل بمضاعفات الحد الأقصى لحجم شبكاني.
بالنظر أولاً إلى CoWoS ، تم توسيع TSMC CoWoS لتقديم ثلاث تقنيات تداخل مختلفة ("الرقائق" في CoWoS) ، وفقًا للتقارير:
1. CoWoS-S: وفقًا لـ TSMC ، في وضع التغليف هذا ، يتم استخدام وسيط السيليكون ، بناءً على الطباعة الحجرية للسيليكون الموجودة ومعالجة طبقة إعادة التوزيع
▪️ بدأ الإنتاج الضخم منذ عام 2012 ، حتى الآن تم توفير أكثر من 100 منتج لأكثر من 20 عميلًا
▪️ Interposer يدمج المكثفات "الخنادق" المدمجة
▪️ الحد الأقصى لحجم شبكاني 3x قيد التطوير - يدعم تكوينات التصميم مع 2 SoCs كبيرتين و 8 حزم ذاكرة HBM3 ، و eDTC1100 (1100nF / مم ** 2)
2. CoWoS-R: في وضع التغليف هذا ، يتم استخدام وسيط عضوي لتقليل التكلفة
▪️ ما يصل إلى 6 طبقات إعادة توزيع ربط ، 2um / 2um L / S.
▪️ حجم قناع 4x ، يدعم حزمة واحدة من نوع SoC و 2 HBM2 في حزمة مقاس 55 مم × 55 مم ؛حجم القناع 2.1X قيد التطوير ، 2 SoCs و 2 HBM2 في حزمة 85mmX85mm
3. CoWoS-L: يستخدم "جسور" صغيرة من السيليكون يتم إدخالها في أدوات التداخل العضوية للوصلات عالية الكثافة بين حواف القالب المتجاورة (خطوة 0.4um / 0.4um L / S)
▪️ حجم شبكاني 2X يدعم 2 SoCs 2023 مع 6 مكدسات HBM2) ؛
▪️ حجم شبكاني 4X قيد التطوير لدعم 12 مكدس HBM3 (2024)
أكد TSMC أنهم يعملون مع مجموعة معايير HBM على التكوين المادي المطلوب للتوصيل البيني HBM3 لتنفيذ CoWoS.(بالنسبة لتعريفات المكدس ، يبدو أن معيار HBM3 قد حدد ما يلي: سعة 4 جيجا بايت (4 8 جيجا بايت يموت) إلى 64 جيجا بايت (16 يموت 32 جيجا بايت) ؛ واجهة إشارات 1024 بت ؛ عرض نطاق ترددي يصل إلى 819 جيجا بايت في الثانية.) تشتمل تكوينات CoWoS القادمة على حزم HBM3 متعددة سيوفر سعة ذاكرة ضخمة وعرض النطاق الترددي.
بالإضافة إلى ذلك ، تحسباً لارتفاع استهلاك الطاقة في تصميمات CoWoS القادمة ، تبحث TSMC في حلول تبريد مناسبة ، بما في ذلك مادة الواجهة الحرارية المحسّنة (TIM) بين الرقاقة والحزمة ، والانتقال من تبريد الهواء إلى التبريد بالغمر.
بعد تقديم CoWoS ، دعنا نلقي نظرة على تقنية تغليف InFO الخاصة بها.
من المفهوم أن تقنية التغليف هذه تغلف القالب في "رقاقة" إبوكسي بعد توجيه دقيق (مقلوب) على ناقل مؤقت.تتم إضافة طبقة ربط إعادة التوزيع إلى سطح الرقاقة المعاد بناؤه.ثم يتم توصيل نتوءات الحزمة مباشرة بطبقة إعادة التوزيع.
وفقًا لـ TSMC ، تحتوي حزمة الشركة على العديد من هياكل InFO_PoP و InFO_oS و InFO_B.
كما هو موضح في الشكل أدناه ، يمثل InFO_PoP تكوين حزمة على حزمة ، مع التركيز على تكامل حزمة DRAM مع شريحة المنطق الأساسية.تستخدم النتوءات الموجودة في الجزء العلوي من الذاكرة الحيوية InFO vias (TIVs) للوصول إلى طبقة إعادة التوزيع.

قال TSMC أن InFO_PoP يستخدم بشكل أساسي لمنصات الهواتف المحمولة ، ومنذ المقابلة في عام 2016 ، تجاوز شحن الرقائق في هذه الحزمة 1.2 مليار.وفقًا لـ TSMC ، في وضع InFO_PoP الحالي ، تعد حزمة DRAM الخاصة بها تصميمًا مخصصًا ، لذلك لا يمكن تصنيعها إلا في TSMC.تحقيقا لهذه الغاية ، تقوم TSMC بتطوير طبولوجيا InFO_B بديلة تضيف حزمة DRAM (LPDDR) موجودة في الأعلى وتسمح لمصنعي العقود الخارجية بتوفير التجميع.
يمكن لـ InFO_oS (على الركيزة) تغليف قوالب متعددة ، وترتبط طبقة إعادة التوزيع والميكروبات الخاصة بها بالركيزة من خلال TSVs.
هذه تقنية تم إنتاجها لأكثر من 5 سنوات وتركز على عملاء HPC.من التفاصيل الفنية ، تحتوي الحزمة على 5 طبقات RDL على الركيزة مع 2um / 2um L / S.يسمح هذا للركيزة بتحقيق حجم عبوة أكبر ، حاليًا 110 مم × 110 مم.وفقًا لـ TSMC ، ستخطط الشركة لتوفير حجم أكبر في المستقبل - 130um C4 bump Pump
أما بالنسبة لـ InFO_M ، فهو بديل لـ InFO_oS مع قوالب رزمة متعددة وطبقات إعادة توزيع بدون ركيزة إضافية + TSV (قادرة على عبوة <500 مم² وسيتم إنتاجها في 2H2022).
بعد تقديم عبوة 2.5D من TSMC ، ندخل عالم التغليف ثلاثي الأبعاد.من بينها تقنية حزمة ثلاثية الأبعاد على الحزمة تسمى InFO-3D ، والتي تستخدم شرائح مضغوطة بشكل دقيق ومتكاملة رأسياً مع طبقات إعادة التوزيع و TIVs ، مع التركيز على الأنظمة الأساسية للجوّال.

كما هو مبين ، لدى TSMC أيضًا عائلة أكثر تقدمًا من حزم طبولوجيا ثلاثية الأبعاد مكدسة رأسياً تعرف باسم "الأنظمة على الرقائق المتكاملة" (SoICs).إنها تستخدم الترابط النحاسي المباشر بين القوالب للحصول على درجة جيدة جدًا.
وفقًا لـ TSMC ، تمتلك الشركة منتجي SoIC - "رقاقة على رقاقة" (WOW) و "رقاقة على رقاقة" (COW).تدمج طوبولوجيا WOW قالب SoC معقدًا على الرقاقة ، مما يوفر بنية مكثف خندق عميق (DTC) لفصل مثالي.طوبولوجيا COW الأكثر عمومية تكدس العديد من SoC يموت.
يتم عرض تقنيات العملية المناسبة لتجميع SoIC في الجدول أدناه.

وفقًا لـ TSMC ، يشتمل دعم تصميم 3DFabric للشركة أيضًا على 3Dblox.كما هو موضح في الزاوية اليمنى العليا من صورة 3D Fabric أعلاه ، تتصور TSMC تطبيق تصميم معقد لنظام داخل حزمة يجمع بين تقنية 3D SoIC و 2.5D.

كما ذكر أعلاه ، فإن تدفق التصميم هذا معقد للغاية ويتطلب تدفقات تحليل حرارية وتوقيتية و SI / PI متقدمة (والتي يمكنها أيضًا التعامل مع أحجام بيانات النموذج).لدعم تطوير هذه التصاميم على مستوى النظام ، تعاونت TSMC مع موردي EDA في ثلاث مبادرات رئيسية لتدفق التصميم:
يتضمن أولهما استخدام طرق الحبيبات الخشنة بالإضافة إلى الحبيبات الدقيقة لتحسين التحليل الحراري.

ثانيًا ، يتعاون عمالقة TSMC و EDA أيضًا في تحليل التوقيت الثابت الهرمي.دع نموذجًا تجريديًا يمثل قالبًا واحدًا لتقليل تعقيد تحليل البيانات متعددة الأركان.

أخيرًا ، تعاونت TSMC وعملاق EDA أيضًا مع قسم تصميم الواجهة الأمامية الفتاة السخيفة.2 للمساعدة في تسريع قسم التصميم الأمامي للأنظمة المعقدة ، نفذت TSMC أيضًا برنامجًا يسمى "3Dblox".

وفقًا لـ TSMC ، فإن الهدف من خطة الشركة هو تقسيم نظام التغليف المادي بالكامل إلى مكونات معيارية ثم دمجها.كما هو موضح ، فئات الوحدات النمطية للبرنامج هي: المطبات / السندات ، و vias ، و caps ، و interposers ، و die.
مع هذا البرنامج ، سيتم دمج هذه الوحدات في أي تقنية تغليف SoIC أو CoWoS أو InFO.
وتجدر الإشارة بشكل خاص إلى أن TSMC تعمل على تمكين تصميمات النسيج ثلاثي الأبعاد لاستخدام مجموعة متنوعة من أدوات EDA - أي باستخدام أداة بائع EDA واحدة لإكمال التصميم المادي و (من المحتمل) استخدام منتج بائع EDA مختلف لدعم تحليل التوقيت والإشارة تحليل النزاهة / سلامة الطاقة ، التحليل الحراري.
يبدو أن برنامج 3Dblox قد نقل مفهوم "التدفقات المرجعية" لـ SoCs إلى المستوى التالي ، حيث يقود TSMC إمكانية التشغيل البيني بين نماذج وتنسيقات بيانات بائع EDA.ستتوفر قدرة التدفق الإجمالية لـ 3Dblox في الربع الثالث من عام 2022. (ستكون الخطوات الأولية - أي التوجيه التلقائي لإشارات إعادة التوزيع على InFO - هي الميزة الأولى التي سيتم إصدارها.)
من الواضح ، نظرًا للنمو المتوقع في تكوينات 2.5D و 3D ، تستثمر TSMC بشكل كبير في تطوير تكنولوجيا التغليف المتقدمة و (خاصة) مرافق التصنيع الجديدة.سيحقق الانتقال من مكدس الذاكرة HBM2 / 2e إلى HBM3 مزايا أداء كبيرة لتصميمات النظام باستخدام تقنية CoWoS 2.5.سيقوم عملاء منصة الهاتف المحمول بتوسيع تنوع تصميمات InFO متعددة الشرائح.لا شك أن اعتماد تصميمات 3DFabric المعقدة التي تجمع بين تقنيات 3D و 2.5 D سيزداد أيضًا ، مما يعزز جهود TSMC "لتوحيد" عناصر التصميم لتسريع تقسيم النظام ، وجهودهم لتمكين استخدام مجموعة واسعة من أدوات / تدفقات EDA..
أساسيات تكنولوجيا التغليف
وفقًا لتعريف TSMC ، فإن تقنيات تكديس الرقائق الأمامية مثل CoW (رقاقة على رقاقة) و WoW (رقاقة على رقاقة) يشار إليها مجتمعة باسم "SoIC" ، أي نظام الرقائق المتكاملة.الهدف من هذه التقنيات هو تكديس رقائق السيليكون معًا دون استخدام "النتوءات" التي تظهر في خيارات التكامل الخلفية.هنا ، يقوم تصميم SoIC في الواقع بإنشاء واجهة الترابط بحيث يمكن وضع السيليكون فوق السيليكون كما لو كان قطعة واحدة من السيليكون.
وفقًا للمقدمة الرسمية لشركة TSMC ، توفر منصة خدمة SoIC للشركة تقنية تكديس بين الرقائق ثلاثية الأبعاد أمامية مبتكرة لإعادة دمج الرقائق الصغيرة المقسمة من نظام على رقاقة (SoC).تتفوق الشريحة المتكاملة النهائية على شركة نفط الجنوب الأصلية من حيث أداء النظام.كما يوفر المرونة لدمج وظائف النظام الأخرى.وأشار TSMC إلى أن منصة خدمة SoIC تعالج متطلبات الحوسبة وعرض النطاق الترددي ووقت الاستجابة المتزايدة في السحابة والشبكات والتطبيقات المتطورة.وهو يدعم مخططات CoW و WoW ، والتي توفر مرونة تصميم ممتازة عند خلط ومطابقة وظائف وأحجام مختلفة للرقائق وعقد التكنولوجيا.
على وجه التحديد ، تعد تقنية SoIC الخاصة بـ TSMC طريقة قوية جدًا لتكديس قوالب متعددة في "كتل بناء ثلاثية الأبعاد" (تُعرف أيضًا باسم "شرائح ثلاثية الأبعاد").
اليوم ، فإن SoICs قادرة على حوالي 10000 وصلة بينية لكل مليمتر مربع من المساحة بين الرقائق المكدسة رأسياً.لكن وجهة النظر هي أن هذا يطور العمل نحو مليون وصلة لكل مليمتر مربع.كان المتحمسون لـ 3D-IC يبحثون عن طريقة تغليف بالدائرة المتكاملة تتيح مثل هذه الوصلات الدقيقة ، وتقليل عامل الشكل بشكل أكبر ، وإزالة قيود النطاق الترددي ، وتبسيط الإدارة الحرارية في مجموعات القوالب ، ودمج أنظمة كبيرة متوازية للغاية فيها.
وفقًا لـ TSMC ، تتمثل إحدى مزايا SoIC في أدائها الحراري.ومع ذلك ، فإن الجانب السلبي لتقنيات SoIC هذه هو أنه يجب تصميم التصاميم المكدسة جنبًا إلى جنب مع بعضها البعض.ومع ذلك ، فإن تقنية الضخ الدقيق مثل EMIB تعمل بطريقة يمكنها تقنيًا توصيل سلسلة من الرقائق معًا.مع تقنيات SoIC مثل COW و WOWO ، تم إصلاح التصميم من البداية.
ومع ذلك ، تحرص TSMC على تحسين قدرات تكديس شرائح SoIC.وفقًا لتخطيط TSMC ، هذه تقنية أساسية لتكاملهم الموجه نحو المستقبل ، والذي يتجاوز التنفيذ السابق للتداخل أو تكديس الرقائق ، لأنه يسمح بتكديس رقائق السيليكون دون استخدام أي مطبات صغيرة ، ولكن مباشرة الطبقة المعدنية من يتم محاذاة السيليكون وتربطه بشريحة السيليكون.
حل آخر بسيط نسبيًا في التغليف هو توصيل شريحتين من السيليكون في عبوة واحدة.عادةً ما يتم ذلك باستخدام رقاقات سيليكون جنبًا إلى جنب ، مع وصلات متعددة.الأكثر شيوعًا هي طريقة interposer ، التي تضع قطعة كبيرة من السيليكون تحت جميع القوالب المترابطة ، وهي طريقة توجيه أسرع من مجرد وضع الآثار من خلال حزمة PCB.
وبالمثل ، هناك طريقة أخرى تتمثل في تضمين عنصر تداخل في PCB فقط لتوصيل قالب معين بآخر (هذا ما تسميه Intel جسر التوصيل المتعدد المضمن أو EMIB).
والثالث هو التكديس الرأسي المباشر للقالب ، ومع ذلك ، نظرًا لاستخدام المضخات الدقيقة بين رقاقات السيليكون ، فإن هذا يختلف عن تنفيذ SoIC المذكور أعلاه - يستخدم SoIC الترابط.تستند جميع عمليات التنفيذ تقريبًا في منتجات TSMC في النصف الثاني من العام إلى microbumps ، حيث يتيح ذلك مزجًا ومطابقة أفضل للسيناريوهات بين الرقائق المختلفة بعد تصنيع كل شريحة ، ولكن لا تحصل على الكثافة التي توفرها SoIC أو ميزة الطاقة .
لهذا السبب يطلق عليه التغليف المتقدم "بعد المقطع".هذه هي الطريقة التي يتم بها تنفيذ وحدات معالجة الرسومات مع إمكانيات HBM.
تحتوي العديد من وحدات معالجة الرسوميات التي تدعم HBM على قالب GPU واحد ، والعديد من وحدات معالجة الرسومات HBM ، وكلها موضوعة فوق أداة تداخل.يتم تصنيع وحدات معالجة الرسومات (GPU) و HBMs من قبل شركات مختلفة (وحتى يمكن استخدام HBMs مختلفة) ، ويمكن تصنيع أجهزة تداخل السيليكون في مكان آخر.يمكن أن يكون عنصر التداخل السليكوني سلبيًا (لا يحتوي على منطق ، بل مجرد توجيه من الموت إلى الموت) أو نشطًا ، ويمكن تصميمه لتحسين الاتصالات البينية للشبكة بين الرقائق إذا رغبت في ذلك ، على الرغم من أن هذا يعني أن المتداخل يستهلك الطاقة.
سميت استراتيجية التداخل الشبيهة بوحدة معالجة الرسومات الخاصة بـ TSMC باسم CoWoS (رقاقة على رقاقة على ركيزة) في الماضي.كجزء من 3DFabric ، أصبح لدى CoWoS الآن ثلاثة متغيرات مقسمة حسب التنفيذ:

المعيار الذي يعرفه الجميع يسمى CoWoS-S ، حيث يرمز S إلى Silicon Interposer.حدود CoWoS-S هي حجم الوسيط ، وعادة ما يعتمد الإنهاء على عملية تصنيع 65 نانومتر أو ما شابه ذلك.نظرًا لأن المداخلات عبارة عن رقائق سيليكون متجانسة ، فيجب تصنيعها بشكل مشابه ، ومع انتقالنا إلى عصر تشيبليت ، يطالب العملاء بمداخلات أكبر وأكبر ، مما يعني أن شركة TSMC يجب أن تكون قادرة على تصنيعها (وتقديم عوائد عالية).
الرقائق التقليدية محدودة بحجم الشبكة ، وهو قيد أساسي داخل الآلة ، وحجم طبقة واحدة يمكن "طباعتها" على مثيل واحد.لتمكين المنتجات ذات الحجم الشبكي ، تعمل شركة TSMC على تطوير تقنية تداخل متعددة الأحجام من أجل جعل هذه المنتجات أكبر.استنادًا إلى خارطة طريق TSMC الخاصة ، نتوقع أن تكون تطبيقات CoWoS في عام 2023 أكبر بنحو أربع مرات من الشبكة الشبكية ، مما يسمح بأكثر من 3000 مم 2 من السيليكون المنطقي النشط لكل منتج.
تسمح حزمة InFO للشريحة "بالخروج" لإضافة اتصالات إضافية تتجاوز مخطط الأرضية القياسي لشركة نفط الجنوب.هذا يعني أنه على الرغم من أن منطقة منطق الرقاقة يمكن أن تكون صغيرة ، إلا أن الشريحة أكبر من الدائرة المنطقية لاستيعاب جميع اتصالات التوصيلات الضرورية.قدمت TSMC InFO لسنوات عديدة ، ولكن بدعم من 3DFabric ، ستقدم الآن أنواعًا مختلفة من InFO المتعلقة بالاتصال داخل الحزمة.
يمكن أيضًا دمج تقنية التغليف الخاصة بـ TMSC في نفس المنتج.من خلال تنفيذ كل من عبوات الواجهة الأمامية (SoIC) والجهة الخلفية (InFO) ، يمكن تصنيع فئات منتجات جديدة.صنعت الشركة نموذجًا بالحجم الطبيعي مثل هذا:

في ظاهر الأمر ، ستقدم TSMC للعملاء المزيد من خيارات التعبئة والتغليف في السنوات القادمة.يبدو أن منافسهم الرئيسي في هذا المجال هو Intel ، التي تمكنت من تنفيذ تقنياتها EMIB و Foveros في بعض المنتجات الحالية وبعض المنتجات القادمة.سوف تستفيد TSMC من العمل مع المزيد من المشاريع والعملاء.